1. 從組合邏輯到時序邏輯為什么“記憶”是數字電路的分水嶺如果你已經學過了組合邏輯電路可能會覺得數字電路的世界就是一堆與門、或門、非門輸入一變輸出立刻跟著變干凈利落。但當你開始接觸“時序邏輯電路”時那種感覺就像是從二維平面突然跳進了三維空間——電路有了“記憶”有了“過去”輸出不再僅僅取決于當前的輸入還取決于電路“之前”的狀態。這就是數字電子技術從靜態走向動態、從簡單功能走向復雜系統的關鍵一步。我剛開始學這部分時也卡了很久。為什么需要“記憶”一個簡單的例子就能說明想象一個樓道里的觸摸延時燈。你觸摸一下開關輸入一個脈沖燈亮了。這個“亮”的狀態并不會在你手離開開關的瞬間就熄滅而是會持續一段時間。這個“持續”的過程就是電路記住了“你剛才觸摸過”這個事件并在一段時間內維持輸出。這就是一個最基礎的時序邏輯電路雖然實際可能用模擬電路實現但邏輯是相通的。沒有時序邏輯就沒有計數器、沒有寄存器、沒有我們手機里的CPU和內存數字世界將不復存在。本章的“時序邏輯電路”是整個數字電路設計的核心與難點。它不像組合邏輯那樣直來直去你需要同時考慮“當前輸入”和“電路的歷史狀態”設計工具也從真值表升級為狀態圖、狀態表。很多人在這里會感到抽象和混亂別擔心這很正常。接下來我會帶你拆解時序邏輯的每一個核心部件從最基礎的存儲單元——觸發器開始一步步構建出計數器、寄存器等復雜功能模塊并分享我在學習和實踐中總結的、那些教科書上不一定寫的“避坑指南”和設計心法。2. 時序邏輯的基石深入理解各類觸發器的“脾氣秉性”時序邏輯電路之所以能“記憶”全靠其中的基本存儲單元觸發器。你可以把它理解為一個能鎖住一位二進制數據0或1的最小記憶細胞。所有復雜的時序電路無論是計數器還是移位寄存器都是由觸發器組合而成的。因此吃透觸發器是學好本章的第一道關卡。2.1 核心概念時鐘、現態與次態在深入具體觸發器之前必須建立三個核心概念時鐘信號這是時序電路的“心跳”或“指揮棒”。絕大多數時序電路的動作如狀態的改變、數據的存儲都與時鐘信號同步。時鐘通常是一個周期性的方波。觸發器在時鐘的特定時刻如上升沿或下降沿檢查輸入并決定輸出如何變化。沒有時鐘同步的電路稱為異步時序電路設計起來更復雜容易產生“競爭冒險”初學者應先掌握同步時序電路。現態指觸發器在當前時鐘沿到來之前所保持的輸出狀態通常用Q^n表示。次態指在下一個時鐘沿到來之后觸發器將要進入的新狀態通常用Q^{n1}表示。時序邏輯的分析與設計核心就是找出次態Q^{n1與現態Q^n以及輸入之間的邏輯關系。2.2 SR觸發器最原始的雙刃劍SR觸發器Set-Reset是最基本的觸發器它清晰地揭示了所有觸發器工作的底層邏輯通過兩個互斥的輸入來控制狀態。SSet置位端有效時通常為1強制輸出Q1。RReset復位端有效時通常為1強制輸出Q0。它的特性表很簡單SRQ^{n1} (次態)說明00Q^n保持記憶原有狀態010復位輸出0101置位輸出111不定態禁止狀態注意SR11是絕對禁止的這是因為當S和R同時有效時兩個強制信號沖突會導致輸出Q和QQ的非同時為1這違背了互補輸出的原則。當信號同時撤去后最終狀態無法預測取決于門電路的微小延遲電路處于亞穩態這是災難性的。因此任何使用SR觸發器的設計都必須通過外部邏輯保證不會出現SR1的輸入組合。實操心得雖然現在直接使用基本SR觸發器的場景很少因為它沒有時鐘控制是電平觸發的但理解它至關重要。很多集成觸發器如帶使能的D觸發器的內部邏輯單元仍然是SR結構的變體。當你看到電路出現不可預測的震蕩或錯誤時第一個要懷疑的就是是否無意中產生了類似“SR1”的沖突條件。2.3 JK觸發器解決SR禁區的全能選手JK觸發器可以看作是SR觸發器的“完全體”它完美解決了SR觸發器中的禁止狀態問題。J功能類似S置位。K功能類似R復位。它的神奇之處在于當JK1時此時觸發器的次態將是現態的取反即Q^{n1} NOT(Q^n)。這個“翻轉”功能使得JK觸發器功能非常完備。JKQ^{n1}說明00Q^n保持010復位101置位11Q^n (取反)翻轉JK觸發器功能強大理論上可以構成任何其他類型的觸發器。但在大規模集成電路中最常用的卻是下面這位——D觸發器。2.4 D觸發器數字系統中的“搬運工”與“倉庫”D觸發器是當今數字系統如FPGA、CPU中應用最廣泛的觸發器沒有之一。原因就在于它的簡單與可靠。DData數據輸入端。其特性極其簡潔在有效時鐘沿如上升沿將D端的數據“采樣”并鎖存到輸出Q。即Q^{n1} D。這意味著時鐘沿時刻D是什么輸出Q就變成什么。它就像一個受時鐘嚴格控制的單比特數據通道或倉庫。為什么D觸發器如此受歡迎無禁止狀態D端只有一根數據線從根本上避免了SR/JK中兩路輸入可能沖突的問題。設計簡單次態方程就是Q^{n1}D在邏輯設計和狀態機化簡時異常方便。適用于流水線其“直通”特性非常適合構建寄存器、移位寄存器實現數據的同步傳遞和暫存。在Verilog或VHDL硬件描述語言中當你寫下一句always (posedge clk) q d;綜合工具生成的基本上就是D觸發器。2.5 T觸發器專為計數而生T觸發器可以看作是JK觸發器在JK情況下的特例或者D觸發器接成翻轉模式。TToggle翻轉控制端。特性當T1時每次有效時鐘沿到來輸出翻轉一次當T0時保持原狀態。即Q^{n1} T XOR Q^n。T觸發器的天然用途就是構成二進制計數器。一個T觸發器就是一個1位二進制計數器0-1-0...。將多個T觸發器級聯就能構成多位計數器。選型經驗談在實際芯片選型或FPGA設計中你幾乎不會直接去庫里面找一個叫“T觸發器”的元件。因為D觸發器通過外部加一個異或門Q^{n1} D T XOR Q^n就可以輕松實現T觸發器的功能而JK觸發器也可以通過簡單連接JKT實現。所以現代數字設計的基礎存儲單元幾乎清一色是D觸發器其他功能通過外部組合邏輯來實現。理解T觸發器的行為更多的是為了理解計數器的工作原理。3. 時序電路的分析從電路圖到行為描述給你一個由觸發器和門電路構成的時序電路你如何知道它是干什么的這就是時序電路分析要解決的問題。分析是設計的基礎只有會分析才能驗證自己的設計是否正確。這里我分享一個標準化的四步分析法并用一個具體例子貫穿。假設我們分析一個由兩個JK觸發器構成的電路其輸出為Q1Q0。3.1 第一步寫出驅動方程與時鐘方程驅動方程就是每個觸發器輸入端的邏輯表達式。我們需要根據電路圖寫出每個觸發器輸入信號J, K, D, T等與電路輸入、其他觸發器現態之間的關系。例如對于第一個JK觸發器FF0J0 X ⊕ Q1^n,K0 1假設X是外部輸入對于第二個JK觸發器FF1J1 X · Q0^n,K1 XX‘表示X的非時鐘方程通常很簡單在同步電路中所有觸發器都接在同一個時鐘CLK上即CLK0 CLK1 CLK。如果時鐘不同則需要特別關注那是異步時序電路。3.2 第二步推導狀態方程狀態方程就是每個觸發器次態的表達式。將第一步得到的驅動方程代入該類型觸發器的特性方程。JK觸發器的特性方程是Q^{n1} J·Q K·Q那么FF0的狀態方程Q0^{n1} J0·Q0^n K0·Q0^n (X ⊕ Q1^n)·Q0^n 0·Q0^n (X ⊕ Q1^n)·Q0^nFF1的狀態方程Q1^{n1} J1·Q1^n K1·Q1^n (X·Q0^n)·Q1^n X·Q1^n因為K1X‘所以K1X這一步是代數運算需要細心特別是處理“非”運算的時候。3.3 第三步列出狀態轉換表與狀態圖這是將抽象的方程轉化為直觀行為的關鍵一步。狀態轉換表列出了在所有可能的現態組合和輸入組合下對應的次態和輸出。我們假設電路輸出Y Q1。那么對于兩個觸發器現態有4種組合Q1Q0 00, 01, 10, 11輸入X有0和1兩種?？偣残枰嬎?種情況。以現態為00X0為例計算Q0^{n1} (0 ⊕ 0)·1 0·1 0計算Q1^{n1} (0·0)·1 0·0 0輸出Y Q1^{n1} 0 所以在(00,0)條件下次態為00輸出0。依次計算所有8行就得到了完整的狀態轉換表。根據此表可以繪制出更直觀的狀態圖。狀態圖用圓圈表示狀態圈內寫狀態值如00用箭頭表示狀態轉換箭頭上標注“輸入/輸出”。例如從狀態00到00的箭頭上會標“0/0”。狀態圖是理解電路功能的“地圖”一眼就能看出電路有幾個狀態是如何在輸入驅動下流轉的。3.4 第四步分析邏輯功能與自啟動檢查通過觀察狀態圖我們可以判斷電路功能。例如如果狀態圖形成一個循環可能是計數器如果狀態轉移與輸入序列有關可能是序列檢測器。一個極其重要的檢查點自啟動能力。不是所有狀態圖里的狀態都是“有用”的。設計者通常只規劃了部分狀態有效狀態但觸發器組合可能產生的狀態總數是2^nn為觸發器數量。那些未被規劃的狀態稱為無效狀態或“無關狀態”。在狀態轉換表中我們需要計算如果電路因為干擾或上電偶然進入了這些無效狀態在下一個時鐘沿它會去哪里。能自啟動從任何無效狀態出發經過一個或幾個時鐘周期后能自動進入有效狀態循環。不能自啟動從某些無效狀態出發會陷入無效狀態循環死循環或無法回到有效循環。不能自啟動的電路是不可靠的在實際應用中必須通過修改設計例如利用無關項化簡時謹慎選擇或增加上電復位電路來避免。踩坑實錄我曾設計過一個模5計數器用了3個觸發器本應有3個無效狀態。仿真時只遍歷了有效狀態一切正常。但硬件實測中偶爾會發現計數器“卡死”不計數。后來才發現在化簡次態卡諾圖時我為了得到最簡表達式將無效狀態的次態隨意地圈入了某些包圍圈導致其中一個無效狀態的次態是另一個無效狀態形成了死循環。解決方案是在化簡時強制指定無效狀態的次態為某個特定的有效狀態如000雖然得到的邏輯表達式可能不是最簡的但保證了電路的自啟動性。這個教訓讓我深刻理解到時序邏輯設計不能只追求邏輯最簡可靠性永遠是第一位的。4. 時序電路的設計從需求到電路圖分析是“逆向工程”設計則是“正向創造”。當你需要實現一個特定功能比如一個檢測“1101”序列的檢測器時如何用觸發器搭出來以下是標準設計流程。4.1 第一步邏輯抽象建立原始狀態圖/表這是最難也最需要創造力的一步。你需要把文字描述的需求轉化為一個狀態機模型。確定輸入/輸出變量序列檢測器輸入就是串行數據線X輸出就是檢測到序列時的指示信號Y。定義狀態含義狀態代表“記憶”的內容。對于序列“1101”我們可以定義S0初始狀態沒檢測到任何有效位。S1檢測到了第一個‘1’。S2在S1基礎上又檢測到了一個‘1’即已收到“11”。S3在S2基礎上檢測到了一個‘0’即已收到“110”。當在S3狀態且輸入為‘1’時輸出Y1并跳轉到下一個狀態可能是S1或S0取決于是否允許重疊檢測。畫出狀態轉換圖根據狀態含義畫出所有可能的狀態轉移。例如在S0狀態輸入X0則停留在S0輸入X1則進入S1。這一步常犯的錯誤是狀態定義冗余或遺漏。一個技巧是狀態應該記住為了產生正確輸出所必需的歷史信息。對于序列檢測需要記住的就是“最近接收到的、與目標序列前綴匹配的部分序列”。4.2 第二步狀態化簡原始狀態圖可能包含多余的狀態。如果兩個狀態在所有可能的輸入序列下不僅輸出相同而且次態也相同或等價則這兩個狀態可以合并為一個?；喛梢允褂糜^察法或隱含表法?；喓蟮臓顟B圖更簡潔需要的觸發器數量更少狀態數N與觸發器數n滿足 2^{n-1} N ≤ 2^n。4.3 第三步狀態編碼為化簡后的每個狀態分配一個唯一的二進制代碼。這就是觸發器的輸出組合。編碼方式會影響后續組合電路的復雜程度。順序編碼如S000, S101, S210, S311。簡單直觀。格雷碼編碼相鄰狀態間只有一位變化如S000, S101, S211, S310。這可以減少狀態轉換時多個觸發器同時翻轉帶來的毛刺和功耗在計數器設計中尤其常用。One-hot編碼每個狀態用一位觸發器表示如S00001, S10010, S20100, S31000。需要更多觸發器但組合邏輯非常簡單在FPGA設計中有時效率更高因為FPGA內部有豐富的觸發器資源。4.4 第四步選定觸發器類型求驅動方程和輸出方程根據編碼后的狀態轉換表我們可以列出每個觸發器的次態Q^{n1}與現態Q^n和輸入X的真值表。然后根據我們選定的觸發器類型通常是D觸發器因為設計簡單反過來推導出每個觸發器數據輸入端D應該是什么邏輯。例如對于D觸發器它的次態就是D端的值。所以我們實際上是為每個D端設計一個組合邏輯電路這個電路的輸入是當前狀態和外部輸入輸出就是該D端的值。同時輸出Y也是當前狀態和輸入對于米利型或僅是當前狀態對于摩爾型的組合邏輯函數。這一步的核心工作是利用卡諾圖進行化簡得到最簡的與或表達式或者適合特定工藝的表達式。4.5 第五步畫出邏輯電路圖并驗證根據化簡后的驅動方程和輸出方程用觸發器和門電路畫出完整的電路圖。最后必須進行驗證可以通過仿真或者手動沿著電路走一遍關鍵路徑檢查功能是否正確特別是檢查自啟動性。設計心法對于初學者我強烈建議從摩爾型狀態機開始設計。摩爾型的輸出只與當前狀態有關這意味著輸出不會直接隨輸入變化而產生毛刺時序更容易分析電路也更穩定。雖然它比米利型對輸入的反應慢一個時鐘周期但在絕大多數同步設計中這都不是問題。先掌握摩爾型再理解米利型是更平滑的學習路徑。5. 典型時序邏輯模塊計數器與寄存器的實戰解析掌握了分析和設計的一般方法我們來看兩個最經典、應用最廣的時序邏輯模塊計數器和寄存器。它們不是特定的芯片而是一種電路功能可以用我們剛學的方法設計出來也有大量現成的集成芯片可供選用。5.1 計數器數字世界的時間與秩序之源計數器的功能是記錄輸入脈沖的個數。它是分頻、定時、序列發生、地址生成等眾多功能的基礎。5.1.1 同步計數器與異步計數器的本質區別這是計數器分類的第一個維度區別在于所有觸發器的時鐘是否統一。異步計數器紋波計數器例如用T觸發器級聯上一個觸發器的輸出作為下一個觸發器的時鐘。這種結構簡單但存在“紋波”效應——時鐘信號像波浪一樣從低位傳到高位導致各個觸發器不是同時翻轉的。在高速應用下這會帶來嚴重的時序問題并且譯碼輸出時容易產生尖峰毛刺。同步計數器所有觸發器共用同一個時鐘源。高位觸發器的翻轉與否由低位觸發器的狀態通過組合邏輯如與門共同決定大家在同一個時鐘沿同時動作。速度快工作可靠是現代設計的主流。經驗之談除非在極低速、低成本的簡單場合否則一律使用同步計數器。在FPGA或ASIC設計中你寫的計數器always (posedge clk) count count 1;綜合出來就是同步計數器。千萬不要為了“省幾個門”而去設計異步計數器帶來的時序風險遠大于那點面積節省。5.1.2 任意模值計數器的設計關鍵設計一個模N即0到N-1循環的計數器核心在于狀態跳轉的控制邏輯。以同步計數器為例步驟是根據模值N確定需要的最少觸發器數量n2^{n-1} N ≤ 2^n。選擇狀態編碼通常就是對應的二進制數。畫出狀態圖0-1-2-...-N-1-0。為每個觸發器設計次態邏輯。對于D觸發器就是設計每個D端的邏輯函數使其在計數到N-1時次態能歸零。一個更工程化的方法是利用集成計數器芯片的置數或清零功能。例如經典的74LS161是4位二進制同步計數器。要構成模10計數器我們可以讓它在計數到91001時不是等到16自然歸零而是利用其“同步置數”功能在下一個時鐘沿到來時將數據輸入端預先設置的00000裝入從而實現從0到9的循環。這種方法靈活且節省邏輯資源。5.2 寄存器數據的臨時驛站與加工流水線寄存器是一組觸發器通常是D觸發器的集合用于暫存二進制數據。所有觸發器共享一個時鐘信號在時鐘沿同步地將輸入端數據存入。5.2.1 基本數據寄存器最簡單的寄存器就是多個D觸發器并行連接共用時鐘和復位端。當時鐘沿到來n位輸入數據被同時存入n個觸發器并從Q端輸出。它是CPU中通用寄存器、內存接口緩沖器等的基本單元。5.2.2 移位寄存器串并轉換與數據延遲的神器移位寄存器是寄存器的一種特殊工作模式。除了存儲它還能在時鐘控制下將數據向左或向右移動。串行輸入串行輸出可用于產生序列信號或實現數據延遲一個信號經過N級移位寄存器就延遲了N個時鐘周期。串行輸入并行輸出這是“串并轉換”的核心用于將一根數據線上串行傳送的數據轉換為多根線上并行數據大大提高了數據吞吐效率。USB、SPI等串行通信的接收端本質上就是一個移位寄存器。并行輸入串行輸出“并串轉換”作用相反常用于通信發送端。雙向移位寄存器既能左移又能右移功能更靈活。實戰應用用移位寄存器實現序列檢測還記得我們之前設計的“1101”序列檢測器嗎除了用狀態機還可以用一個4位移位寄存器來實現。將串行數據X依次移入寄存器每個時鐘周期比較寄存器中的4位歷史數據是否等于“1101”。這種方法思路直白但不夠靈活且延遲固定。狀態機方法更通用、更節省資源是更優的選擇。6. 時序電路設計的核心挑戰時序約束與亞穩態當你把電路圖設計好在仿真器里跑通以為大功告成時真正的挑戰才剛剛開始——將設計放到真實的硬件中運行。這里有兩個你必須跨越的鴻溝時序約束和亞穩態。6.1 建立時間與保持時間數字電路的物理法則這是時序邏輯電路尤其是同步電路必須遵守的鐵律。它們描述了觸發器數據輸入端D相對于時鐘沿的穩定性要求。建立時間在時鐘有效沿如上升沿到來之前數據輸入端D的信號必須已經穩定保持的最小時間記為T_{su}。保持時間在時鐘有效沿到來之后數據輸入端D的信號必須繼續穩定保持的最小時間記為T_h。違反這兩個時間要求觸發器就可能進入一種可怕的中間狀態——亞穩態導致輸出既不是0也不是1或者需要極長的時間才能穩定到一個確定值造成后續邏輯誤判。如何滿足時序要求這涉及到數字系統設計的核心時序分析。在一個同步系統中數據從一個觸發器FF1發出經過組合邏輯電路產生延遲T_{comb}傳遞到下一個觸發器FF2的D端。這個路徑必須滿足建立時間約束T_{clk} - T_{skew} ≥ T_{comb} T_{su}。其中T_clk是時鐘周期T_skew是時鐘偏移。這意味著組合邏輯的延遲不能太大否則數據跑得慢趕不上下一個時鐘沿的“采樣窗口”。保持時間約束T_{cd} ≥ T_h。其中T_cd是時鐘路徑和組合邏輯的最小延遲 contamination delay。這意味著數據不能變化得太快否則新數據把舊數據沖掉了在采樣窗口后沒能保持住。在FPGA設計中綜合和布局布線工具會根據你設定的時鐘頻率自動進行時序分析并報告是否存在“建立時間違例”或“保持時間違例”。出現違例你就需要優化代碼如插入流水線寄存器來切割長組合邏輯路徑、降低時鐘頻率或調整布局約束。6.2 亞穩態無法消除只能管理即使你滿足了建立和保持時間亞穩態也無法絕對避免。因為信號在跳變時如果剛好在時鐘沿附近滿足觸發器的內部反饋平衡點就會引發亞穩態。亞穩態的后果是輸出在較長時間內處于中間電平或者產生振蕩。亞穩態的傳遞與危害 一個觸發器的亞穩態輸出會被后續的觸發器當作輸入。如果這個亞穩態信號在下一個觸發器的建立/保持時間窗口內還沒有穩定下來就會導致亞穩態的級聯傳播最終使系統產生不可預測的錯誤。應對亞穩態的工程方法同步器這是最常用、最有效的方法。對于來自異步時鐘域的信號比如一個按鍵輸入不能直接接入系統時鐘域。標準的做法是使用兩級或多級D觸發器進行同步。第一級觸發器很可能進入亞穩態但給予一個完整的時鐘周期時間其輸出有很大概率在第二級觸發器采樣前穩定下來。兩級同步器能將亞穩態失效的概率降低幾個數量級。// 典型的雙觸發器同步器 Verilog代碼 always (posedge clk or posedge rst) begin if (rst) begin sync_reg1 1b0; sync_reg2 1b0; end else begin sync_reg1 async_input; // 第一級可能亞穩態 sync_reg2 sync_reg1; // 第二級大概率穩定 end end // 使用 sync_reg2 作為同步化后的信號降低時鐘頻率給信號傳輸和穩定留出更多時間。使用更快的工藝更先進的工藝節點觸發器的亞穩態恢復時間更短。血的教訓我早期做一個FPGA項目需要檢測一個外部傳感器的脈沖。我偷懶直接把傳感器信號接到了我的狀態機上。在實驗室測試一切正常但一到現場設備就偶爾出現死機或計數錯誤。排查了很久最后用邏輯分析儀抓信號發現傳感器信號和FPGA時鐘是異步的偶爾在時鐘沿附近變化導致了亞穩態傳播進了狀態機使其跑飛。加上一個兩級同步器后問題徹底解決。這個坑讓我永遠記住了凡是來自不同時鐘域的信號必須同步沒有例外。7. 有限狀態機時序邏輯設計的靈魂模式有限狀態機是描述和控制時序邏輯系統最強大、最清晰的工具。它將一個系統抽象為有限個狀態以及在這些狀態之間轉移的條件和動作。前面設計的序列檢測器就是一個FSM。7.1 米利型與摩爾型輸出時序的差異這是FSM的兩種基本模型區別在于輸出的產生方式摩爾型輸出僅與當前狀態有關。這意味著輸出會在狀態改變后立即經過組合邏輯延遲更新并且在一個狀態周期內保持穩定。輸出與輸入異步但相對時鐘同步。米利型輸出與當前狀態和當前輸入都有關系。這意味著即使狀態不變輸入變化也可能立即引起輸出變化。選擇指南優先選擇摩爾型輸出穩定沒有因輸入毛刺而產生的輸出毛刺設計更簡單時序分析更容易。大多數情況下摩爾型是首選。當需要快速響應輸入時選擇米利型例如設計一個串行數據的“邊沿檢測”電路當檢測到輸入上升沿時輸出一個時鐘周期寬的高脈沖。用摩爾型實現需要兩個狀態輸出會晚一個周期用米利型可以在輸入變化的同一個周期內就產生輸出脈沖。7.2 三段式狀態機寫法清晰、安全、可綜合在硬件描述語言中推薦使用“三段式”風格來描述狀態機。以Verilog為例它將狀態機的描述分為三個獨立的always塊狀態寄存器時序邏輯負責在時鐘沿進行狀態切換。always (posedge clk or posedge rst) begin if (rst) current_state IDLE; else current_state next_state; end次態邏輯組合邏輯根據當前狀態和輸入決定下一個狀態是什么。always (*) begin next_state current_state; // 默認保持現態 case (current_state) IDLE: if (start) next_state WORK; WORK: if (done) next_state IDLE; default: next_state IDLE; endcase end輸出邏輯組合邏輯或時序邏輯根據當前狀態摩爾型或當前狀態和輸入米利型產生輸出。// 摩爾型輸出 always (*) begin case (current_state) IDLE: {out1, out2} 2b00; WORK: {out1, out2} 2b10; default: {out1, out2} 2b00; endcase end為什么推薦三段式清晰三個過程各司其職結構一目了然。安全避免了在組合邏輯always塊中對同一變量既讀又寫可能導致的仿真與綜合不匹配的問題。易于綜合和優化綜合工具可以很好地對每個部分進行優化。時序邏輯電路是數字系統的筋骨與靈魂。從記憶一比特的觸發器到構成復雜計算核心的狀態機每一步都蘊含著對“時間”和“狀態”的精密控制。理解并掌握它你才真正走進了動態數字世界的大門。紙上得來終覺淺絕知此事要躬行。最好的學習方式就是動手用Verilog/VHDL描述一個狀態機然后用仿真工具如ModelSim觀察每一個時鐘沿下狀態和信號的變化再把它下載到FPGA開發板上用LED或數碼管驗證其行為。當你看到自己設計的計數器規律地閃爍序列檢測器對特定的按鍵序列做出響應時那種成就感是任何理論都無法替代的。